25G高速无源通道的设计

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OIF CEI-11G LR和10G Base KR规范已发布了好几年。随着100Gbps标准的不断演进,出于互连密度和功耗的考虑,单通道的速率也逐渐从10Gbps演变为更高的速率。比如OIF CEI-25G LR就试图将单通道的速率从11Gbps提高到25Gbps,与此同时,将功耗限制在前一版本的1.5倍以内。虽然CEI-25G LR并未被正式发布,但一些最基本的通道参数却已在草案中被基本确定下来。在SerDes厂商和无源通道厂商的不懈推动下,10Gbps+的速率被不断地刷新。一些半导体厂商先后推出了15Gbps、20Gbps的SerDes,Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驱动器和高达30Gbps的SerDes。

  虽然25Gbps背板规范并未被发布,相关的SerDes也还未量产,但光通信厂商早就开始了40Gbps DQPSK的应用,将PCB上单一通道的速率推进到20Gbps。背板方面,虽然国内厂商只能拿到15Gbps的SerDes,但毫无疑问,不用多久,20Gbps以上的SerDes也会被开放。因此,本文将试图对25Gbps无源通道设计时遇到的挑战(尤其是在信号完整性方面)进行分析和探讨。

  一个完整的25Gbps链路的构成通常如图1所示。

  

 

  图1:25Gbps完整链路示意,TP1~TP4为测试点。

  25Gbps链路也是一个典型的点对点拓扑,发射端和接收端均做了信号处理,即我们通常所说的均衡。一般发射端被称为加重,接收端被称为均衡。其中发射端的加重又分为预加重和去加重;接收端的均衡又分为模拟均衡和数字均衡,分别为CTLE和DFE。发射端和接收端的均衡通常被用来补偿数据在有损链路中传输时的损耗,以便在接收端获得张开的眼图以及符合规范的BER。25G无源通道主要被用于芯片间(chip-chip),芯片与模块间(chip- module)或者背板的应用中。在信号完整性方面遇到的挑战主要包括传输损耗、反射和串扰。

  对抗传输损耗

  无源通道就像一个低通滤波器,总是会降低传输信号的幅度。信号在通过连接器、PCB走线、过孔、IC引脚和线缆等无源链路中的每一部分时,总会造成幅度上的损失和抖动的累积。当信号到达接收端时,眼图通常已经闭合(图2、图3)。作为链路的设计者,通常需要设法降低传输过程中的损耗,这也被称为插损。以背板为例,25Gbps无源通道的损耗主要由高速连接器、过孔和走线造成。

  

 

   图2:CEI-25 LR链路示意图。

  

 

  图3:兴森快捷高速实验室25Gbps眼图实测:分别对应于发射端、一半通道长度以及接收端测得的眼图。

  一旦选定了连接器,其本身的插损也就被确定下来。大多数背板连接器都采用压接方式设计,所以设计者唯一要做的就是尽可能地优化过孔,将过孔的插损减到最小。由于连接器厂商一般会推荐连接器的布局(layout)方式,设计者能做的就是将过孔的分支(stub)减至最小,常见的方法有背钻。除此之外,在实际的板级设计中,经常会遇到表面微带线转换到带状线的做法,针对这种状况要找出最优的过孔实在不易。因为过孔在高速率下的模型非常复杂,而影响过孔的主要因素有孔径、孔深、反焊盘和过孔镀铜厚度。通常使用仿真软件仿真不同过孔的S参数,从而找出最优的过孔。另外,过孔性能与频率相关。在不同的上升沿下,过孔所表现的性能并不一样,这时需要设计者对其做出一定的权衡和取舍。事实上,仿真和实测结果之间一般存在着误差,并且有时误差会相当大,这一差异产生的原因是由于实际制造工艺并不能像仿真时那样理想,在信号速率越高时越是如此。

  不断的仿真和测试可以帮助设计者找出最优的过孔(图4)。兴森快捷公司在CPCA期间展示的100G以太网板,就是经过两版仿真和实测验证才找出的适合单通道28G速率的信号过孔。如果放在以前,在28G速率时竟然还能打孔设计,这几乎是天方夜谭。很多公司的设计规范里都有规定,10G速率的PCB布线不能打孔,这就是因为过孔的参数特性很难控制,人们缺少必要的手段和条件对其进行研究和验证。为此,兴森快捷的高速实验室投入了大量的人力与物力,致力于高速无源链路的研究,努力帮助客户打通高速无源链路的设计瓶颈。

  

 

  图4:某板材损耗的仿真和实测对比:需要进行多次仿真修正,才能缩小理论和实测之间的差距。

  PCB布线是影响传输损耗的另一个关键因素。线上损耗的主要原因有:趋肤效应、介质损耗、铜箔粗糙度和波纤效应,这几个因素均和信号的速率相关。在设计的初始阶段,设计者便会借助软件来计算PCB布线的阻抗和损耗。软件通常都不会单独考虑铜箔粗糙度的影响,或者将此影响归类到趋肤效应。而事实上,铜箔粗糙度和趋肤效应存在着区别。当速率达到10Gbps时,铜箔粗糙度的影响便不可忽略。经过兴森快捷的高速实验室的测试验证,在25Gbps速率下,高粗糙度铜箔所产生的额外损耗往往会比低粗糙度铜箔高出很多。而在PCB制造时,PCB厂商通常都会默认为采用普通铜箔,也就是高粗糙度铜箔,这在高速设计时是常被忽略的地方。因为一般的PCB工厂都不会去研究铜箔粗糙度的影响,兴森快捷公司在这方面所做的研究工作已处于业界的前列。

  介质的损耗将随着频率的升高而越变越大(图5),这时能否找到一款性价比高的板材将成为成功的关键。因为,在如此高的速率下,即使采用以前用于10G BASE KR的改性FR4板材(如 Nelco 4000-13)也将无法满足要求,更不用说普通的FR4。而业界原本广为使用的Megtron 6也因为日本地震而受到很大影响,所以寻找到一款可替代的高频板材已迫在眉睫,而新材料的认证又需要一个相对较长的周期(需要做环境测试、插损测试、眼图测试和BER测试等)。所要用到的仪器设备包括:恒温箱、矢量网络分析仪或TDR、码型发生器、采样示波器或实时示波器以及BERT等。为了更好地对 25Gbps无源通道进行量化和建模,兴森快捷的高速实验室对此做了大量的研究工作,找出了性价比更高的Megtron 6替代板材,目前兴森快捷还购买了业界最大可探测面积的探针台,10G速率以上的超高速背板及系统的设计已变得更加容易。

  

 

  图5:CEI-25G LR规范规定的插损要比10G Base严格很多。10G Base只需要考虑6GHz时的损耗,而CEI-25G LR则需要考虑12.5GHz时的损耗。

  在估算通道损耗时,一般会认为介质是均匀的。事实上不同的叠层会使用不同厚度的PP(聚丙烯),不同厚度PP的构成是不一样的。PP主要由玻璃纤维和树脂组成。波纤的经纬交叉点和空隙中的树脂含量不同,这会导致介质的不均匀性,主要是波纤交叉点和空隙中的Dk和Df值区别很大。在最坏情况下,一对差分走线中的一根走在交叉线上,而另一根则走在空隙当中,这样差分对的传输延迟和损耗都会不同,这将造成眼图的闭合和造成EMI。采用Intel推荐的10度角设计是一种常规的解决玻纤效应的做法,但这通常被用于10G速率及以下,当通道速率达到25Gbps时,玻纤效应对传输线的影响需要被更加严格地进行评估。

  此外,布线的方式也将影响到插损,比如传输线是微带线还是带状线。两者所带来的损耗大不相同,在频率越高的情况下区别会越大。除了损耗,两种传输线周围的电磁场分布以及传播特性也不尽相同。总体而言,带状线会比微带线具有更好的性能表现,但前提条件是,必须设计出参数和特性均可控的过孔。

  所有的影响因素均需要被考虑在内,才能符合规范要求。由于仿真和测试之间存在很大的差异,需要设计者不断修正仿真模型和优化算法,并反复和实测结果进行对比,才能得到可信的仿真结果和经验修正值。

控制阻抗和反射

  传输链路中只要存在阻抗不连续,就会产生反射。S参数中用来表征反射的参数是S11,也就是常说的回波损耗。设计者要做的就是尽可能的控制无源通道中的阻抗。布线的阻抗较易控制,难于控制之处主要在于过孔和连接器(图6)。对于连接器来说,设计者可以控制的是分支(stub)的长度。此长度越长,阻抗越不连续,反射将越厉害。对于背板,通常采用背钻来保证。而对于过孔来说,除了要将其插损控制在最小值外,还要将其阻抗控制与传输线尽可能一致。

  

 

  图6:阻抗的不连续点分别由连接器和过孔所引起(兴森快捷高速实验室的某实测案例)。

  此外,反射不仅会引起过冲和振铃等信号质量的下降,而且还会给整个通道带来额外的损耗。CEI-25G LR规范规定,回波损耗在整个奈奎斯特频率范围内要约优于-10dB,这样回波损耗所引起的插损将被控制在约0.5dB以内。而10G BASE GEN2则更是规定回损要约优于-20dB,这样回损所引起的插损才可忽略不计。

  选择有精密制造能力的供应商也至关重要。只有严格按照设计意图进行生产制造的PCB,才能更好地保证阻抗可控。对于阻抗受控的PCB,PCB板厂商通常采用在PCB旁附加测试条(通常称为附连边)来测试传输线的阻抗。对这一点设计者需要尤其注意,某些时候测试条上的传输线阻抗和PCB上的传输线阻抗并不能良好地对应,需要设计者在设计PCB时保证设计的正确性。目前国内已有极个别厂商能够直接检验PCB板上的阻抗连续性(并非检验测试条上的阻抗)。

  多通道串扰

  由于下一代100Gbps 网络大多会采用4 x 25Gbps的架构,所以相邻通道间的串扰表征将无法避免。由于走线间的距离可以通过牺牲布线密度来调节,所以链路上串扰最大的地方仍将发生在连接器端。串扰不仅会在幅度上带来噪声,同时还会引起时序上的抖动,这造成无用信号反射等信号的完整性问题。

  对串扰进行仿真是一个难题,难度主要体现在高速连接器的串扰建模不易。一般连接器厂商给出的S参数或Spice模型仅局限于连接器的本身,当装配到 PCB(如背板)以后,模型的精确建立和修正将形成挑战。材料特性、几何尺寸、是否背钻和过孔加工精度都将成为决定性因素。而当串扰模型被比较准确地建立起来之后,又将出现另一个挑战,那就是多通道码型信号的生成。要生成各种不同长度的码型,以及确定是否带有噪声和抖动等压力信号,需要不停地改变或扫描不同通道之间的相位、偏斜和延迟,以找出串扰的最坏情况。

  除了仿真,也可以测试实际链路中的串扰,这样也能验证仿真的正确性。对于串扰的测试,传统上采用VNA或TDR来测试物理结构上的串扰,但所测得的串扰大小与数据无关。也就是说,无论是VNA测试出来的串扰幅度,还是TDR测试出来的串扰最强耦合位置,均不能直接指示出是否引起了误码或眼图的恶化。要测试数据的相关串扰,需要借助并行通道误码仪(图7)。由于该设备可以级联,所以能够测试多达8个以上干扰通道的情况。

  

 

  

  图7所示的配置可以将数据相关的串扰很好的表征出来,包括改变码型发生器的幅度和去加重,得出浴盆曲线,从而找出串扰对数据的最坏影响以及减少串扰和抖动的办法。兴森快捷高速实验室已利用此设备多次帮助客户成功地设计出了高速背板并通过了验证。

  本文小结

  当高速串行信号速率急速增进到25Gbps后,发射端和接收端的信号处理将更加复杂。由于传输的信号仍然是NRZ 码型,发射端采用3抽头(tap)的预加重,接收端采用3抽头以上的CTLE和DFE两级均衡来克服通道上的损耗。而要最优化配置发射端和接收端的均衡,则需了解到通道的损耗情况。设计者只需要考虑到影响损耗的各种因素,做好充分的仿真和测试,便可以做到通道可控,包括大家所熟悉的阻抗控制、损耗控制和串扰控制。设计出的通道不仅要满足规范,而且还要留有充足的裕量。这样不仅不会给有源部分造成压力,而且还会为未来的速率扩展和升级留下余地。

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