随着系统级需求对功耗、性能、面积和成本的不断攀升，3D集成技术已成为实现多芯片异构集成解决方案的关键。这一技术不仅满足了业界对更高性能的需求，还在电子系统层次结构的不同级别中发挥了重要作用，从封装级到晶体管级，不断推动3D堆叠技术的发展。
多年来，为了满足不同的应用需求，已经开发出多种3D互连技术，涵盖了从毫米到小于100纳米的互连间距。这种3D互连景观形势高度动态，各种技术都在不断扩展，以满足更小的互连间距需求。而在这一技术谱系的尾声，晶圆间混合键合技术崭露头角，有望实现高互连密度和小互连寄生效应。
晶圆间混合键合技术结合了铜对铜和电介质对电介质的键合，利用铜镶嵌技术来定义键合表面，从而可能实现非常精细的间距缩放。这种技术不仅限于信号处理电路层上的堆叠图像传感器领域，最近还被应用于在3D NAND层之上集成CMOS外围电路。这些商业应用充分利用了该技术每平方毫米集成一百万个互连的能力，通过约1μm的紧密铜互连间距实现。
展望未来，我们预计晶圆间混合键合技术的应用领域将显着扩大。随着系统技术协同优化（STCO）的推进，电路分区将发生在设计层次结构的更低级别，考虑电路块甚至标准单元。例如，逻辑存储器应用的首次发布——如逻辑之上的SRAM——一直是开发先进晶圆到晶圆混合键合技术的主要驱动力之一。
然而，要充分发挥晶圆间混合键合的潜力，研究人员必须成功地将互连间距缩小到远低于1μm。为了实现这一目标，当前的晶圆到晶圆混合键合工艺流程从两个经过完全处理的300mm晶圆开始，具有完整的前端生产线（FEOL）和后端生产线（BEOL）。这一流程涉及多个步骤，包括在键合电介质中蚀刻出小空腔、填充阻挡金属、晶种和铜、进行化学机械抛光（CMP）以产生平坦的电介质表面、精确对准后键合两个晶圆、并在更高温度下退火以获得永久的电介质-电介质和铜-铜键合。
随着应用领域的扩展，更先进的混合键合实现不断涌现。趋势是使键合工艺越来越靠近前端，以实现逻辑叠逻辑或存储器逻辑叠层等功能。这不仅需要更精细的互连间距，而且还需要在键合步骤之后进行更多的后处理。例如，在背面供电网络（BSPDN）处理中，晶圆间键合是关键步骤。这一流程涉及将第一个晶圆的正面键合到载体晶圆上、减薄第一片晶圆的背面、通过n-TSV图案化、金属填充和背面金属化完成工艺。在这个例子中，BEOL处理的一部分是在晶圆键合工艺之后执行的。
这些应用提出了更严格的扩展需求，对当前的工艺流程提出了挑战。主要缺陷涉及铜对铜的对准精度、键合前的晶圆纯度和拓扑结构以及小互连间距下电介质和铜焊盘的键合强度。为了解决这些问题，研究人员正在不断努力改进工艺流程和技术。
在2023年IEEE国际电子设备会议（IEDM 2023）上，imec报告了一些重要创新，为前所未有的400nm互连间距铺平了道路。这些创新是综合研究的结果，检查了晶圆间混合键合的各个方面。其中包括设计改进以补偿缩放和对齐限制、表面形貌的精确控制以及SiCN电介质具有更好的粘合强度和可扩展性等方面的研究。
总之，3D集成技术作为实现多芯片异构集成解决方案的关键技术，正在不断推动电子系统的发展。随着晶圆间混合键合等先进技术的不断涌现和应用领域的扩大，我们有望在未来看到更高性能、更小尺寸和更低成本的电子系统。然而，要实现这一目标，还需要不断克服技术挑战并改进工艺流程。通过持续的研究和创新，我们有信心在未来将3D集成技术推向新的高度。
