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DLL：一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙。DLL是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。
PLL：使用了电压控制延迟，用VCO来实现和DLL中类试的延迟功能。又称模拟锁相环。功能上都可以实现倍频、分频、占空比调整，但是PLL调节范围更大，比如说：XILINX使用DLL，只能够2、4倍频；ALTERA的PLL可以实现的倍频范围就更大毕竟一个是模拟的、一个是数字的。两者之间的对比：对于PLL，用的晶振存在不稳定性，而且会累加相位错误，而DLL在这点上做的好一些，抗噪声的能力强些；但PLL在时钟的综合方面做得更好些。总的来说PLL的应用多,DLL则在jitterpowerprecision等方面优于PLL。
目前大多数FPGA厂商都在FPGA内部集成了硬的DLL（Delay-LockedLoop）或者PLL（Phase-LockedLoop），用以完成时钟的高精度、低抖动的倍频、分频、占空比调整移相等。目前高端FPGA产品集成的DLL和PLL资源越来越丰富，功能越来越复杂，精度越来越高（一般在ps的数量级）。Xilinx芯片主要集成的是DLL，而Altera芯片集成的是PLL。Xilinx芯片DLL的模块名称为CLKDLL，在高端FPGA中，CLKDLL的增强型模块为DCM（DigitalClockManager）。
Altera芯片的PLL模块也分为增强型PLL（EnhancedPLL）和高速（FastPLL）等。这些时钟模块的生成和配置方法一般分为两种，一种是在HDL代码和原理图中直接实例化，另一种方法是在IP核生成器中配置相关参数，自动生成IP。Xilinx的IP核生成器叫CoreGenerator，另外在XilinxISE5.x版本中通过ArchetectureWizard生成DCM模块。Altera的IP核生成器叫做MegaWizard。另外可以通过在综合、实现步骤的约束文件中编写约束属性完成时钟模块的约束。
PLL是英文PhaseLockLoop的缩写，中文名称为“锁相环”。说到频率信号的产生我们知道有很多种方法，其中在固定形状和大小的石英晶体上加电压就可以产生一个非常稳定的频率信号，因此常常用于高精度仪器上作为基准频率使用，早期电脑主板上的外频通常是由石英晶体直接产生的，通过倍频或分频电路来获得不同频率的信号让主板各个电路协调工作，因此在Pentium时代之前的前辈们在给CPU超频时往往需要采用更换晶体的方式，费力而麻烦。
为了能够在很宽的范围内随意产生任何高精度的频率信号，PLL电路诞生了。PLL电路的工作原理比较简单，它由鉴相器、充电泵、环路滤波器和一个振荡器（VCO）构成。PLL电路刚接通电源时，VCO内部由变容二极管组成的RCL电路开始振荡而产生一个并不规范的频率，该频率经过分频电路降频后被送到鉴相器与石英晶体产生的基准频率进行相位的对比，发现VCO产生的频率偏离电路设定时就根据偏差的方向由充电泵产生一个矫正电压，该电压经过环路滤波器后送入VCO内的可变二极管上，随着可变二极管上工作电压的变化，其内部电容容量也会发生变化，VCO的振荡频率开始改变并趋近电路设定的频率，一旦两者频率信号的相位同步，鉴相器检测出来的相位误差就接近0，VCO内变容二极管两端的电压就固定不变，PLL电路就开始输出设定的频率信号并开始正常工作了。
由于PLL电路输出的时钟信号的频率可以在很大范围内变化，而且调整速度快，信号稳定，我们只要改变基准频率的大小或加入不同的修正电压就能随意的改变VCO输出的频率大小，也正是因为PLL电路灵活方便的特性，现在很多需要产生高质量频率信号的电路中都能见到PLL的身影。
DLL和PLL是两个完全不同的东西，用在不同的地方。
DLL-Delaylockedloop用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿对齐），在需要某些数字信号（比如databus上的信号）与系统时钟同步的情况下，DLL将两路clock的边沿对齐（实际上是使被调节的clock滞后系统clock整数个周期），用被调节的clock做控制信号，就可以产生与系统时钟严格同步的信号（比如输出数据data跟输入clock同步，边沿的延时不受到电压、温度、频率影响）。PLL--Phaselockedloop除了用作相位跟踪（输出跟输入同频同相，这种情况下跟DLL有点相似）外，可以用来做频率综合（frequencysynthesizer），输出频率稳定度跟高精度低漂移参考信号（比如温补晶振）几乎相当的高频信号，这时，它是一个频率源。利用PLL，可以方便地产生不同频率的高质量信号，PLL输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。 由于在实际ADC系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性，如果对频率要求不是太高，VCXO是比较好的选择。 如果确实需要可变频率低抖动时钟，则基于PLL的时钟发生器是最好选择。
其它知识：
锁相环的基本组成
锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-LockedLoop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,PhaseDetector）、环路滤波器（LF,LoopFilter）和压控振荡器（VCO,VoltageControlledOscillator）三部分组成
锁相环电路的特点： 1）锁定是无剩余频差； 2）具有良好的窄带载波跟踪性能； 3）具有良好的宽带调制跟踪性能； 4）门限性能好； 5）易于集成。
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发表于 2016-7-25 08:51:48
