时序设计需要注意的参数

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时序设计是一种电子产品设计技术，主要应用于数字系统、通信系统、计算机系统等各种电子产品中。时序设计的主要目的是通过合理的时间控制和信号传递顺序，确保电子系统中的各个部分能够协同工作，实现电路的高速运行和低功耗特性，提高系统的响应速度和能效。



时序设计的基本步骤包括功能说明、形式化（做状态图或状态表）、状态赋值、确定下一状态方程和触发器的输入方程、确定输出方程、优化表达式、工艺映射和验证等。其中，形式化是指将电子系统的功能以状态图和状态表的形式进行描述，状态是对输入历史的处理或抽象，记录着有意义的、过去的输入特性，用来影响未来的输出。状态赋值是为每个状态指定一个编码，以便在电路中实现。


时序设计需要注意的参数时钟频率 Clk
时钟周期 Tcycle
TCO
输出数据相对时钟的延迟；数据发送端受制造工艺的影响，在发出时钟后，数据出现在器件引脚上需要一定的延迟，这段延迟就是TCO；
TSU(min)：接收端对输入信号建立时间的要求
TH(min)：接收端对输入信号保持时间的要求
L：信号走线长度
Tflight：信号在PCB上的传输延时，外层的单位延时为140ps/inch，内层为180ps/inch，根据信号走线长度L和单位延时可计算出Tflight
TSU(margin)：输入信号建立时间裕量
为实现可靠采样，TSU(margin)=TSU-TH(min)>0
TH(margin)：输入信号保持时间裕量
为实现可靠采样，TH(margin)=TH-TH(min)>0


DDR时序设计需要注意的参数
双边沿采样周期不能用Tcycle=Tck/2表示，需要从资料中提取时钟占空比参数。如占空比为45/55，频率为100MHz，那么高电平和低电平时间分别为 4.5ns 和 5.5ns ，采样周期应该取2个时间的最小值，即4.5ns。

源同步系统

源同步是指时钟和数据均由发送端器件发出，在接收端，利用接收到的CLK采样数据信号DATA。
a. 发送端的时序--TCO(TCO(min)、TCO(max))        

b. 传输路径上的延时--Tflight-clk和Tflight-data


c. 接收端的时序分析


分享一个时序的案例：
①发送端数据线上发出信号DATA1，驱动时钟为CLK1；
②数据线和时钟等长Tflight-data = Tflight-clk；


分析：那么由于TCO的存在，CLK1不能作为接收端DATA1的时钟参考沿；


如何修改：①Tflight-data > Tflight-clk，参考下一个时钟CLK2；②Tflight-data < Tflight-clk，依旧参考CLK1；

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stanlee

好东西，谢谢楼主分享